dl-威盛asic
10-15 23:59:20
来源：http://www.qz26.com 笔试题目 阅读：8369次
导读：===asic===1。一个四级的Mux,其中第二级信号为关键信号 如何改善timing2. 一个状态机的题目用verilog实现 不过这个状态机话的实在比较差很容易误解的3. 卡诺图写出逻辑表达使...4. 用逻辑们画出D触发器5. 给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素同时给出表达式6。c语言实现统计某个cell在某.v文件调用的次数(这个题目真bt)7 cache的主要部分什么的8 Asic的design flow....===logic===1。用二选一搭出一个4选一的电路，问的没有这么直接， 给出了两个真值表，让你用具有第一个真值表特性的模块来构造一个 具有第二个真值表性质的电路2。给出一个方波信号A，一个在方波某个posedge后一点点后assert的信号B 让你保证信号C（B
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1。一个四级的Mux,其中第二级信号为关键信号
如何改善timing
2. 一个状态机的题目用verilog实现
不过这个状态机话的实在比较差很容易误解的
3. 卡诺图写出逻辑表达使...
4. 用逻辑们画出D触发器
5. 给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有
clock的delay,写出决定最大时钟的因素同时给出表达式
6。c语言实现统计某个cell在某.v文件调用的次数(这个题目真bt)
7 cache的主要部分什么的
8 Asic的design flow....
===============logic===============
1。用二选一搭出一个4选一的电路，问的没有这么直接，
给出了两个真值表，让你用具有第一个真值表特性的模块来构造一个
具有第二个真值表性质的电路
2。给出一个方波信号A，一个在方波某个posedge后一点点后assert的信号B
===============asic===============
1。一个四级的Mux,其中第二级信号为关键信号
如何改善timing
2. 一个状态机的题目用verilog实现
不过这个状态机话的实在比较差很容易误解的
3. 卡诺图写出逻辑表达使...
4. 用逻辑们画出D触发器
5. 给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有
clock的delay,写出决定最大时钟的因素同时给出表达式
6。c语言实现统计某个cell在某.v文件调用的次数(这个题目真bt)
7 cache的主要部分什么的
8 Asic的design flow....
===============logic===============
1。用二选一搭出一个4选一的电路，问的没有这么直接，
给出了两个真值表，让你用具有第一个真值表特性的模块来构造一个
具有第二个真值表性质的电路
2。给出一个方波信号A，一个在方波某个posedge后一点点后assert的信号B
让你保证信号C（B
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